MOSFETによるパルス駆動回路の設計

はじめに

本記事では、LEDのパルス駆動制御にMOSFETを用いた回路設計について解説する。特に、FETのゲートおよびゲートソース間抵抗の決定方法に焦点を当てた。なお、JLPCBにスポンサー提供頂き、基板を発注した。以下、設計の詳細と検証結果について説明する。

概要

• スポンサー: JLPCB
  JLPCBに基板を発注した。ありがとうございます。

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• 背景:
  所属する団体のキットからの卒業の1歩として、センサー基板の改良を試みた。今回の基板にはLEDのパルス駆動が必要であり、そのスイッチング制御にMOSFETを採用した。

• 設計のポイント:

  • 適切なFETの選定
  • ゲート抵抗、ゲートソース間抵抗の決定法
  • データシートの活用

回路設計の詳細

• MOSFET選定と駆動:
  本設計では、LEDのパルス駆動のためにMOSFETを採用した。

  • 選定したMOSFET:
    • 型番: RU1L002SN (ROHM)
    • 特性: Nチャンネル、2.5V駆動タイプ
    • パッケージ: UMT3F, SC-85, SOT-323FL
    • データシート: RU1L002SN データシート 選定理由としましては、2.5V駆動タイプであり、マイコンの出力ピンからの駆動が可能であること。ドレイン電流が十分な値であることなどが挙げられる。

• ゲート・ゲートソース抵抗:
  適切な抵抗値の選定により、MOSFETへのゲート駆動を安定させ、誤動作やリンギングを抑えた。ここでは「ゲート抵抗（直列）」と「ゲート-ソース間抵抗（プルダウン）」の決め方を、データシート値を使った概算として整理する。

  まず、ゲート抵抗（直列）Rg は主に次の目的で入れる。

  • MCU出力ピンからのゲート充放電時の過大なピーク電流を抑える
  • 配線インダクタンス等との共振によるリンギングを抑える（ゲート波形をなめらかにする）

  ゲート抵抗 Rg の概算（CissによるRC近似）

  データシートより入力容量（概算に使うため）として $C_{iss}=15\mathrm{pF}$ が提示されている。
  また、本文ではMCU側の出力立ち上がりを目安として、立ち上がり時間 t_pin を次のように見積もる。

  • メインクロック $20\mathrm{MHz}$
  • 立ち上がりサイクル $t_{cyc}=2\mathrm{cycles}$

  t_pin は、概算として $t_{pin}=t_{cyc}\cdot (1/f_{clk})=2\cdot (20\mathrm{MHz}{)}^{-1}=100\mathrm{ns}$ とする。

  ゲートを容量 Ciss と見なした一次系の近似では、立ち上がり時間は
  $t_{gate}\approx 2.2\cdot (R_{drv}+R_g)\cdot C_{iss}$ で概算できる（Rdrv はMCU出力の等価抵抗）。

  「ゲートの立ち上がりが t_pin 程度以下になる」ことを狙い、上限を t_gate = 100 ns と置くと
  $R_{drv}+R_g\approx t_{gate}/(2.2\cdot C_{iss})=(100\mathrm{ns})/(2.2\cdot 15\mathrm{pF})\approx 3.0k\Omega$ となる。

  ここでは例として、MCU出力の等価抵抗を $R_{drv}\approx 50\Omega$ と仮定すると、
  $R_g\approx 3.0\mathrm{k\Omega }-50\Omega \approx 2.95\mathrm{k\Omega }$ なので、部品選定としては $R_g=3.0\mathrm{k\Omega }$（E24系列）を初期値として採用するのが分かりやすい。

  また、より入手しやすい値として $R_g=3.3\mathrm{k\Omega }$ を採用した場合の概算は
  $t_{gate}\approx 2.2\cdot (R_{drv}+R_g)\cdot C_{iss}=2.2\cdot (50\Omega +3.3\mathrm{k\Omega })\cdot 15\mathrm{pF}\approx 111\mathrm{ns}$ で、t_gate=100 ns 上限よりやや大きいものの、オシロでリンギングが問題なければ現実的な調整範囲になる。

  ゲート-ソース間抵抗 Rgs の概算（オフ時の時定数）

  ゲート-ソース間抵抗（プルダウン）Rgs は、MCUがLow出力またはハイインピーダンスのときに Vgs を確実に0V側へ戻すために使う。

  オフ時の放電は概算として $\tau \approx R_{gs}\cdot C_{iss}$（時定数）で見積もれる。例として $R_{gs}=100\mathrm{k\Omega }$ とすると
  $\tau \approx 100\mathrm{k\Omega }\cdot 15\mathrm{pF}=1.5\mu \mathrm{s}$ である。

  ゲート電圧の減衰を一次近似として $V_{gs}(t)=V_{high}\cdot e^{-t/\tau }$ とみなすと、仮に $V_{high}\approx 2.5\mathrm{V}$ から $V_{gs}=0.5\mathrm{V}$ まで落とすのに必要な時間は
  $t\approx \tau \cdot \ln (2.5/0.5)=1.5\mu \mathrm{s}\cdot \ln (5)\approx 2.4\mu \mathrm{s}$ となる。

  したがってLEDパルス間隔（オフ時間）が数 µsより十分長いなら $R_{gs}=100\mathrm{k\Omega }$ は妥当な初期値になり、短い場合は Rgs を小さくして放電を速める必要がある（例：$R_{gs}=47\mathrm{k\Omega }$なら $\tau \approx 0.705\mu \mathrm{s}$）。

  以上より、Rg は「ゲート波形の安定化」と「ピーク電流抑制」の観点で、Rgs は「オフ確実性（放電時間）」の観点で決めるのが筋が良い。なお Ciss は電圧や条件で変化するため、最終的には実測（できれば Vgs、必要に応じて Vds）で波形が狙い通りになる抵抗値に調整する。

実装と検証

• 組み立てと検証:
  実際に発注した基板を組み立てたところ、正常動作が確認できなかった。

• 問題の原因:
  検証の結果、FETのフットプリントとシンボルのpin紐づけに誤りがあったことが判明した。

• 教訓:
  ピン配置の確認は設計時の重要なポイントです。次回以降の設計では、シンボルと実際のフットプリントとの整合性を再度確認すべき。

写真・回路図

• 実装した基板、回路図、及び基板の写真（予定）を記事内に掲載予定です。これにより、設計の全体像と問題点の検証過程を視覚的に理解できるようにします。
  【注意】: 写真や図面のキャプション、具体的な配置場所などの情報を追記すると、読者にとって一層理解が深まるでしょう。

まとめ

本記事では、MOSFETを用いたパルス駆動回路の設計と実際の検証過程について解説しました。基板の実装においては、FETのフットプリントとシンボルのpin紐づけに十分注意し、設計上のミスを防ぐことの重要性を再確認する結果となりました。今後の設計において、今回の経験を活かし、より確実な回路設計を目指していただければ幸いです。